Synthèse VHDL et Systèmes sur puce (SOC)

Afin de servir de base d’apprentissage du langage, des outils et du savoir faire VHDL de synthèse, je vais définir un projet simple pour tous qui puisse être testé sur n’importe quelle carte de développement.

Un projet trop simple présente cependant l’inconvénient de ne pas avoir de contraintes sévères et donc de s’éloigner du monde « réel » . En compensation, on veillera à estimer les performances (fréquence maximale de fonctionnement et surface occupée) comme si elles étaient primordiales. On essaiera de noter chaque fois qu’il aura lieu les solutions alternatives. En particulier, une solution à base de processeur pourra être introduite.

Pour moi, le projet minimal doit comporter une machine d’état, un compteur, des entrées-sorties.

Après avoir posé le cahier des charges du projet, on effectuera uns structuration de l’ensemble ( découpage en blocs), puis l’écriture de chaque bloc, les différentes simulations, le placement-routage et la simulation post-routage, puis le test sur une carte.

Cette méthodologie peut paraitre lourde pour un petit projet ( vis à vis de la puissance du langage VHDL) mais entre un projet réel et un projet de débutant, la seule différence est l’éffort à apporter à la structuration de l’ensemble ( et cela, ce n’est pas le VHDL qui va le résoudre). Donc, ce qui est important c’est d’avoir une méthode rigoureuse.

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