Synthèse VHDL et Systèmes sur puce (SOC)

Lorsqu’on a pour projet de concevoir un circuit, l’outil incontournable est le logiciel de placement/routage du fabriquant de FPGA ou de silicium. Celui-ci est le seul à connaitre les secrets de sa technologie, l’implantation physique, dernière étape de la synthèse doit obligatoirement être faite au moyen de ce logiciel. Il n’existe pas d’outil universel de placement/routage technologique.

L’outil de placement/routage ne connait que des circuits simples à l’image de la structure physique du composant visé. Ce sont au minimum des bascules D pour assurer la fonction de mémorisation et des réseaux de porte du genre « Look Up Table » pour réaliser la partie combinatoire du circuit. Cela peut être des élément plus complexes comme des blocs de mémoire. Ce niveau de description est appelé RTL (Register Transfer Logic)

Pour obtenir une description de l’application de niveau compréhensible par le placement/routage, il faut soit utiliser un éditeur de schéma incluant une bibliothèque de primitives appropriées, soit faire générer la description RTL par un synthétiseur à qui sera fourni un fichier source VHDL.

Pour composer ce fichier VHDL, on n’a besoin que d’un simple éditeur.

En fait, le flot de conception ressemble à celui de la figure ci-dessous. On a besoin tout le long du processus de conception d’un simulateur VHDL pour en vérifier la validité. Deux simulations au minimum devront être effectuées avec succès. La première valide la description (sans retard) du circuit avant synthèse, et la seconde valide le circuit terminé puisqu’elle s’appuie sur la description VHDL comportant les retards calculés par l’outil de placement/routage.