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-- Titre       : Diviseur par 2
-- Projet      : 
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-- Fichier     : diviseur2.vhd
-- Auteur      : NOUEL Patrice  <nouel@morbleu>
-- Compagnie   : 
-- Mise a jour : 2001/05/04
-- Platform    :   
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-- Description :
-- 
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-- Modification history :
-- 2001/05/04 : creation
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LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY diviseur2 IS
  PORT(clk :IN std_logic;
       q : OUT std_logic);                -- inout est bidirectionnel
END;


ARCHITECTURE un  OF diviseur2 IS
  SIGNAL qi : std_logic := '0' ;
BEGIN 
  
  PROCESS 
  BEGIN
    WAIT until rising_edge (clk); 
    qi <= NOT qi;
  q <= qi;
END PROCESS;

END un ;