Tout en un seul fichier
Dans certaines circonstances, pour une raison de documentation plus lisible, on peut être tenté de placer les informations de placement / routage directement dans le fichier source VHDL au lieu de les fixer dans les outils dédiés.
On perd de ce fait, l’aspect portable du VHDL qui devient dépendant de la cible utilisée. Cela peut cependant être admis , au moins de façon temporaire pour des petits projets non évolutifs.
Le fichier copie.vhd indique la syntaxe employée pour une entrée et une sortie dans le cas d’un projet Xilinx ise (pour plus de détails , voir doc Xilinx cgd.pdf page 35).
Avec une syntaxe très proche, on peut faire la meme chose pour un projet Altera / quartus. Voir le fichier copie_altera.vhd
On peut aller plus loin et fixer la place d’un élément ou des contraintes pour le routage.
Bref, avoir tout le projet documenté dans le fichier source VHDL
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